2025年，台积电将投入2nm级晶体管生产

台积电刚刚在 2022 技术研讨会期间披露了 N2 工艺的一些技术细节，预计可在 2025 年的某个时候投入 2nm 级全栅场效应晶体管(GAAFET)的生产。届时新节点将使得芯片设计人员能够显著降低其芯片功耗，但频率和晶体管密度的改进似乎不太明显。

作为一个全新的平台，台积电 N2 节点将结合 GAAFET 纳米片晶体管和背面供电工艺、并运用广泛的极紫外光刻(EUV)技术。

● 新型环栅晶体管(GAAFET)结构具有广为人知的诸多优势，比如极大地改善漏电(当前栅极围绕沟道的所有四条边)，并可通过调节沟道宽度以提升性能、或降低芯片功耗。

● 至于背面供电，其能够为晶体管带来更好的能量输送(提升性能 / 降低功耗)，是应对 BEOL 后端电阻增加问题的一个出色解决方案。

功能特性方面，台积电 N2 看起来也是一项非常有前途的技术。官方宣称可让芯片设计人员在相同功率 / 晶体管数量下，将性能提升 10~15% 。

或在相同频率 / 复杂度下，将功耗降低 25~30% 。同时与 N3E 节点相比，N2 节点可让芯片密度增加 1.1 倍以上。

不过需要指出的是，台积电公布的“芯片密度”参数，综合考虑了 50% 的逻辑、30% 的 SRAM、以及 20% 的模拟组件。

遗憾的是，N2 相较于 N3E 的芯片密度提升(反映晶体管密度的增益)仅为 10% 。不过从 N3 到 N3E 的演进来看，那时的晶体管密度提升就已经不太鼓舞人心了。

换言之，现如今的 SRAM 和模拟电路已经遇到了发展瓶颈。对于 GPU 等严重依赖晶体管数量快速增长的应用场景来说，三年大约 10% 的密度提升，也绝对不是个好消息。

此外在 N2 投产的同时，台积电也会同时拥有密度优化的 N3S 节点。看到这家代工巨头在两种不同类型的工艺上齐头并进，这样的情景也是相当罕见的。

如果一切顺利，台积电有望于 2024 下半年开启 N2 工艺的风险试产，并于 2025 下半年投入商用芯片的量产。

然后考虑到半导体的生产周期，预计首批搭载 N2 芯片的终端设备，要到 2025 年末、甚至 2026 年才会上市。

关键词： 技术细节 全栅场晶体管 芯片功耗 模拟组件